SR锁存器 有延迟.doc

:        1bit全减器单元与前一级的接口信号引脚名称类型位宽功能描述Set,resetI1SR锁存器_有延迟两个的不同组合      1bit全减器单元与前一级的接口信号引脚名称类型位宽功能描述q,qbarO1q,qbar    2模块设计moduleSR_latch(q,qbar,set,reset);//端口声明inoutq,qbar;input set,reset;//内部线网声明wirey1,y2;//门级实例引用nand#(1)na1(q,reset,qbar);nand#(1)na2(qbar,set,q);endmodule//激励模块`timescale100ns/1nsmodulestimulus_SR_latch;//声明输出或输入端口的变量wireq,qbar;reg set,reset;//调用SR_latch锁存器SR_latchtest_SR(q,qbar,set,reset);//产生输入激励信号initialbegin//设置输入线信号#1set=0;reset=0;#1set=1;#1set=0;#1reset=1;#1;end//信号监视//设置信号值的监视initialbegin$monitor("time=%t,q=%b,set=%b,reset=%b\n",$time,q,set,reset);endendmodule3测试本单元电路控制逻辑采用systemverilog断言描述状态信息测试,数据通路部分用采用sysetemverilog随机验证的方法,并结合覆盖率检测,做到100%验证。4设计开发环境语言级设计:Verilog综合工具:pilerFPGA设计和仿真工具:,synopsysVCS布局和布线工具:appllo,模拟设计和仿真工具:hspice,寄生参数提取和仿真工具:star_sim RC5设计开发计划序号时间工作内容说明