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高速电路设计的信号完整性分析

近几年来,随着集成电路工艺技术的飞速发展,使得其工作的速度越来越高。同时,在当今快速发展的电子设计领域,由集成电路芯片构成的电子系统更是朝着大规模、小体积、高速度的方向发展的。这样就带来了一个问题,即电子设计的体积减小导致电路的布局布线密度变大,集成电路输出开关速度的提高。而同时信号的工作频率还在不断提高,从而使得如何处理高速信号问题成为一个设计能否成功的关键因素。
随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡,印刷电路板的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计,线迹互连和板层的影响可以不考虑,当频率超过50MHz时,互连关系必须以传输线考虑,而在评定系统性能时也应考虑印刷电路板板材的电参数。因此,高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(信号质量)问题。信号完整性已经成为高速数字PCB设计必须关心的问题之一。
元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等因素,都会引起信号完整性问题,从而导致系统工作不稳定,甚至完全不工作。因此,如何在系统设计以及板极设计中考虑到信号完整性的因素,并采取有效的控制措施,已经成为当今系统设计工程师和PCB设计业界中的一个热门课题。
2. 信号完整性问题概述
信号完整性(Signal Integrity,简称SI)是指在信号线上的信号质量。差的信号完整性不是由某一单一因素导致的,而是板级设计中多种因素共同引起的。当电路中信号能以要求的时序、持续时间和电压幅度到达IC时,该电路就有很好的信号完整性。当信号不能正常响应时,就出现了信号完整性问题。像误触发、阻尼振荡、过冲、欠冲等信号完整性问题会造成时钟间歇振荡和数据出错。为了正确识别和处理数据,IC要求数据在时钟边沿前后处于稳定状态,这个稳定状态的持续时间称为建立时间和保持时间。如果信号转变为不稳定状态或后来改变了状态,IC就可能误判或丢失部分数据。
信号的变化表现为IC管脚处的电压变化,这个电压的变化使IC的引脚发生状态变化。IC将数据或时钟作为信号送到电路板上的导体或导线上,这些数据或时钟信号必须在要求的时间内以一定的持续时间和电压到达导体或导线。当信号不满足上述条件时,SI问题就会出现。
例如,由于导线的传播时延,信号到达导体或导线的过程产生了延时。当信号没有达到规定的电压时,IC状态不会改变。
端与负载端阻抗不匹配会引起线上反射,负载将一部分电压反射回源端。如果负载阻抗小于源阻抗,反射电压为负,反之,如果负载阻抗大于源阻抗,反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。
信号的振铃(ringing)和环绕振荡(rounding)由线上过度的电感和电容引起,振铃属于欠阻尼状态而环绕振荡属于过阻尼状态,如图1所示。过度的振铃和环绕震荡将会造成误触发。这种现象对中小规模的集成电路的设计中,由于其开关速度较慢,不会造成任何影响。而对于CPLD/FPGA、超大规模集成电路来说,将会造成数据的误触发和“不确定”状态。
电子系统要求IC须按规定时序并在规定时间内接收数据,但传输线上的电容和电感会在驱动器高低切换和接收器高低切换之间产生时延,这种时延会影响IC的