实验五数字频率计的设计.doc

实验五数字频率计的设计一、实验目的:1、学会数字频率计的设计方法;2、设计一个计数范围在0~1MHz的数字频率计;3、进一步掌握自顶向下的数字系统设计方法,并体会其优越性;二、实验器材:PC机一台、EDA教学实验系统一台、下载电缆一根(已接好)、导线若干三、实验原理与内容:1、测频原理若某一信号在T秒时间里重复变化了N次,则根据频率的定义可知该信号的频率fs为:fs=N/T通常测量时间T取1秒或它的十进制时间。频率计方框图如下:(1)、时基T产生电路:提供准确的计数时间T。晶振产生一个振荡频率稳定的脉冲,通过分频整形、门控双稳后,产生所需宽度的基准时间T的脉冲,又称闸门时间脉冲。注意:分频器一般采用计数器完成,计数器的模即为分频比。(2)、计数脉冲形成电路:将被测信号变换为可计数的窄脉冲,其输出受闸门脉冲的控制。(3)、计数显示电路:对被测信号进行计数,显示被测信号的频率。计数器一般采用多位10进制计数器;控制逻辑电路控制计数的工作程序:准备——计数——显示——复位——准备下一次测量。2、具体实现:(1)、测频控制逻辑电路(以1秒为例)A)产生一个1秒脉宽的周期信号;B)对计数器的每一位计数使能进行控制;C)完成下一次测量前的计数器复位;一种可能的时序关系:a)TEN、复位端CLR、进位输出端CO。3、元件例化图(方框图):注意:用6个十进制计数器实现1MHz计数。四、实验步骤:1、画出实验原理方框图;2、设计各个元件;3、进行元件例化;五、程序:libraryieee;;;entitytestctlisport(clk:instd_logic;abc:instd_logic;cq:std_logic_vector(0to15);carry_out:std_logic_vector(0to15);endentitytestctl;architectureartoftestctlis signaldiv2clk:std_logic; signaltsten:std_logic; t:std_logic; signalcqi:std_logic_vector(0to15); signalcqn:std_logic_vector(0to15); signaln:std_logic_vector(0to15); begin process(clk,n)is begin ifclk'eventandclk='1'then n<=n+1; endif; endprocess;process(clk)is beg