实验一简单组合逻辑电路的设计.docx

实验一简单组合逻辑电路的设计一、实验要求1、用verilogHDL语言描写出简单的一位数据比较器及其测试程序2、用测试程序对比较器进行波形仿真测试;画出仿真波形3、总结实验步骤和实验结果二、实验原理与内容 这是一个可综合的数据比较器,很容易看出它的功能是比较数据a与数据b,如果两个数据相同,则给出结果1,否则给出结果0,。在verilogHDL中,描述组合逻辑时常用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码://--------------------compare---------pare(equal,a,b);inputa,b;outputequal;assignequal=(a==b)?1:0;endmodule测试模块用于检测模块设计的正确与否,它给出模块的输入信号,观察模块的内部信号和输出信号,如果发现结果与预期的有所偏差,则要对设计模块进行修改。测试模块源代码:`timescale1ns/paretest;rega,b;wireequal;initialbegina=0;b=0;#100a=0;b=1;#100a=1;b=1;#100a=1;b=0;#100$stop;pare1(.equal(equal),.a(a),.b(b));endmodule三、实验步骤1、新建2、输入源程序3、编译无误后仿真1)pare)(1)simulateà赋值(2)addtowaveàsignalstodesign(3)run(波形仿真)2)paretest)(1)设置simulate(add)(2)simulateàaddtowaveàsignalstodesign(3)run(波形仿真)四、实验结果通过实验,用verilogHDL语言描写出简单的一位数据比较器及其测试程序并且通过用测试程序对比较器进行波形仿真测试、画出仿真波形。完成实验要求,达到试验目的,实验结果正确。