薛宏熙《数字逻辑设计》CHAP5.ppt

1 第5 章锁存器、触发器和寄存器【课前思考】【学****指南】 锁存器 D触发器 主从 D触发器 其它类型的触发器 寄存器 设计示例【本章小结】 2 概要?时序逻辑电路的状态由记忆元件保存。?通常由基本门电路通过反馈形成环路,从而构成记忆元件。?记忆元件:?锁存器( latch ) ?触发器( flipflop ) ?国内许多教材将其统称为触发器,国外教材则分别称之为锁存器和触发器?锁存器和触发器的共同点: ?具有逻辑 0 和逻辑 1 两个稳定状态,在没有外加信号的作用下,将保持在某一个状态下稳定不变,这就是其记忆功能; ?在外加信号的作用下,可以改变其状态,即可以接收输入值并将其保存下来。?锁存器和触发器之间的主要区别: ?锁存器状态的改变由敏感信号的电平触发;触发器由脉冲信号的边沿触发。?本书采用国外教材的命名,以利于读者阅读国外文献,不致因名词的差异带来困惑。 3 锁存器?基本 R-S 锁存器?用与非门构成的 RS 锁存器?约束条件: )15(1SR??? 4 锁存器(续) ?用或非门构成的 RS 锁存器 5 锁存器(续) ?选通 D锁存器: ?选通 D锁存器功能表: 6 锁存器(续) ?选通 D锁存器的改进方案: ?增加异步复位功能: Q Qb D E reset (a) 电路图(b) 符号 D _Latch ○ reset DQ Qb E 7 D锁存器的 VHDL 行为描述 8 D锁存器的功能模拟波形?开始工作之前,令复位信号 reset = 0 ,使锁存器进入预定的初始状态(输出 Q = 0 )。?选通信号 clk = 1 期间, Q的波形跟随 D 的波形变化而变。?选通信号 clk = 0 期间, Q的值保持不变。?Q所保持的值是 clk 负跳变之前 Q所取得的值( D的值),因此 clk 负跳变是时间点上的一个关键时刻。 9 建立时间和保持时间?考虑延时对电路工作的影响: ?D锁存器所保存的值是 clk 负跳变之前 D的取值, clk 负跳变是一个关键时刻。如果在此关键时刻附近一个时间段内 D的值发生变化, 那么 D锁存器所保存的值就难以预料。为了使电路能可靠地工作: ?在关键时刻前的一个时间段 t su内D必须达到稳定, t su称为建立时间; ?在关键时刻后的一个时间段 t h内D也必须保持稳定不变, t h称为保持时间。建立时间 t su 保持时间 t h 关键时刻 10 D锁存器的 CMOS 实现? E = 1 时, TG2 截止, TG1 导通, Q = D ,即 Q 跟随 D 的变化而变。? E = 0 时, TG1 截止, TG2 导通, Q 经过 TG2 形成反馈环路,使 Q 保持原值不变。 D 锁存器的具体实现,可以有多种方案。?重点: ?把 D 锁存器当作一个电路模块,从总体上把握其外特性,从而可以正确地调用该模块构成更大规模的电路。?调用该模块时,可以不关心其具体实现是哪一种方案。 Qb F Q D ED锁存器的又一种实现方案