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实验八全加器的设计分析实验报告.docx


文档分类:高等教育 | 页数:约9页 举报非法文档有奖
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实验八全加器的设计分析实验报告姓名:孙时佳学号:专业:计算机科学与技术课程名称:逻辑与计算机设计基础实验同组学生姓名:无实验时间:2012-11-6实验地点:紫金港东4-509指导老师:蒋方炎实验目的和要求 、实验内容和原理实验内容::(FA)全加器是一个能对一位二进制数及来自低位的进位进行相加,产生本位和及向高位进位的逻辑电路。该电路有3个输入变量,分别是2个加数Ai和Bi,低位进位输入Ci,2个输出变量,分别是全加和Si,进位输出Ci+1。一位全加器的逻辑表达式:Si=Ai⊕Bi⊕Ci、Ci+1=AiBi+BiCi+CiAiAiBiCiSiCi+100000001100101001101100101010********** 图表1:一位全加器真值表由一位全加器的输入输出关系,得到电路图:moduleadder_1bit(a,b,ci,s,co); //portdeclaration and(c1,a,b),(c2,b,ci),(c3,a,ci); xor(s1,a,b),(s,s1,ci);or(co,c1,c2,c3);。高位进位生成速度慢,每一位的相加结果都必须等到低一位的进位产生以后才能建立起来,所以位数越多时间越长。moduleadder_8bits(A,B,Ci,S,Co);//portandvariabledeclarationadder_1bitA1_1(A[1],B[1],Ci, A1_2(A[2],B[2],Ctemp[1], A1_3(A[3],B[3],Ctemp[2], A1_4(A[4],B[4],Ctemp[3], A1_5(A[5],B[5],Ctemp[4], A1_6(A[6],B[6],Ctemp[5], A1_7(A[7],B[7],Ctemp[6], A1_8(A[8],B[8],Ctemp[7],endmodulemoduleadder_32bits(A,B,Ci,S,Co);//portandvariabledeclarationadder_8bitsA8_1(A[8:1],B[8:1],Ci, A8_2(A[16:9],B[16:9],Ctemp[1], A8_3(A[24:17],B[24:17],Ctemp[2], A8_4(A[32:25],B[32:25],Ctemp[3],:•用负数补码加法实现,减数当作负数求补码•共用加法器•用“异或”门控制求反,最低进位位加一 图表4多位串行进位全减器电路图 Ctr为0时,S[7:0]=A[7:0]+B[7:0],做加法Ctr为1时,S[7:0]=A[7:0]-B[7:0] =A[7:0]+B[7:0]+1,做减法moduleadd_sub_8bits(A,B,Ctr,S,Co);inp

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  • 时间2020-09-25