dsp技术tms320c54x系列dsp硬件结构.ppt

** TMS320C54xDSP的片内外设第3章TMS320C54x系列DSP硬件结构** TMS320C54xDSP的特点与基本结构TMS320C54x(简称’C54x)是TI公司1996年推出的新一代DSP,是为了实现低功耗、高速实时信号处理而专门设计的数字信号处理器,采用改进的哈佛结构,具有高度的操作灵活性和运行速度,适应于远程通信等实时嵌入式应用的需要,现已广泛地应用于无线电通信系统中。技术指标对于同一系列的DSP器件,各型号器件所采用的CPU是基本相同的。TMS320C54x系列芯片中各型号器件内部CPU结构完全相同,只是在时钟频率、工作电压、片内存储器容量大小、外围设备和接口电路的设计上有所不同。*DSP原理及应用*TMS320C54x的硬件结构图PAGENDAGEN系统控制程序地址生成器数据地址生成器CPU乘法累加器算术/逻辑运算单元桶形移位器比较器外部存储器接口外部设备接口程序存储器数据存储器串行口并行口定时器计数器中断系统控制接口PABPBCABCBDABDBEABEB**。CPU是DSP芯片中的核心部分,是用来实现数据信号处理运算和高速控制功能的部件。CPU的内部包括:(1)采用先进的多总线结构,通过1条程序总线、3条数据总线和4条地址总线来实现。可同时访问程序区和数据区,还可进行双操作数读操作,32位的双字读和并行的单字数据读/写能力。(2)40位算术逻辑运算单元ALU,包括1个40位桶形移位寄存器和2个独立的40位累加器A、B。**(3)17×17位并行乘法器,与40位专用加法器相连,可用于进行非流水线的单周期乘法-累加运算。(4)比较、选择、存储单元(CSSU),可用于Viterbi译码器的加法-比较-选择运算。(5)指数编码器,是一个支持单周期指令EXP的专用硬件。可以在一个周期内计算40位累加器数值的指数。(6)集成Viterbi加速器,专门用于通信中Viterbi算法。(7)两个地址生成器,包括8个辅助寄存器和2个辅助寄存器算术运算单元(ARAU)。**(1)192K*16位的可选择空间(64K字程序存储空间、64K的数据存储空间和64K的I/O空间)。(2)片内ROM,可配置为程序/数据存储器(3)片内双寻址RAM(DARAM)(4)部分54x含片内单寻址RAM(SARAM)**(1)单指令重复和块指令重复操作。(2)块存储移动指令,用于程序和数据管理。(3)32位长整数操作指令。(4)同时读入2个或3个操作数的指令。(5)能并行存储和加载的算术指令。(6)条件存储指令。(7)快速中断返回指令。**/10ns,对应每秒指令数分别为40/66/100MIPS(百万条/秒)。