威盛ASIC笔试及心得.doc

威盛ASIC笔试及心得.doc威盛ASIC笔试题及心得威盛电子・viaASIC笔试题2007-05-221、 用给出的一些门电路,搭出表达式output=en_try?en&nomask:en这一表达式entry,en,nomQsk是输入2、 给出电路,将时钟域1的脉冲传到时钟域2,两个时钟域的关系未知3、 给出三分频的电路4、 用pmos和nmos表示F=AB+CD(表达式与原题冇点出入,记不清了,大概就这个意思)5、 两段verilog程序,判断哪一段会产生latch,并修改6、 给出了电路图,问在做DFT测试时可能产生什么问题,并修改7、 给了张电路图,是功放与D触发器相连,问如何减少功耗(这个我一点都不懂)8、 触发器S1、纽合电路C1、触发器S2、纽合电路C2依次相连,问的是时延、时钟等Z间的关系(是不是要考虑hold,setup时间呢?)9、 这个实在想不出了:(10、 用方块表示cpu,硬盘,显卡,南桥(iobridge),北桥(memorybridge),usb控制器,键盘,内存,画出计算机的结构。11、 关于计算机内存页面管理的东西,画图示意虚拟地址与物理地址的关系,简单介绍块表可怜我都不会做:(贴贴题目积攒一下rp,祝xdjm们好运先说说题目吧第一题:给你一-堆逻辑门再给你一个逻辑表达式,让你用这些门实现这个表达式第二题:关于时钟域的,要求把一个时钟域中的信号传递到另外一个时钟域中第三题:画出三分频1:1的电路图第四题:用pmos和nmos搭出一个表达式,表达式中只有与和或第五题:两个verilog代码,问哪个编译的时候会产生latch,如何修改才能去掉第六题:给你个逻辑电路图,问会冇什么问题,该如何修改第七题:给一个电路图,问如何修改才能使功耗最低,但功能不变第八题:给一个电路图,两个flip-flop,两个逻辑门帘联,输出信号反馈冋来己知门的延时和flip-flop所加时钟的skew问正常工作的时钟需要满足什么条件第九题:忘记了,谁补充一下吧第-|•题:画出计算机体系结构简图第十一题:问的使关于虚拟内存和物理内存再说说感受:1、 我硕士做一些数字电路的设计和仿真,用VHDL多一些,这个职位和我硕士的工作不是很对口,但是上海没何逻辑的职位,因此就申了这个2、 via严重鄙视VHDL,写代码的读代码的全部是verilog3、 该职位要求冇比较扎实的数字电路知识4、 要求对个人计算机的结构和原理有一定的认识5、 题目比较冇针对性,应该是针对他们工作的需要,因此只要有一部分会做就可以了,好累啊〜要面两次,第一次是技术面试,有些技术问题,不过我看去面我的都是wince的行家,被我一句话把他们关于wince的问题都噎冋去了八_八只好|nJwindows的,关于进程通讯,进程访问空间 很明显他们对windows知道的也不多,第二次是一个以前做过research的,不知道现在干吗,最后谈了一下我什么时候可以上班,我说是明年4月肯定可以。(哪个sb说3月可以)我赶紧解释。待遇,about7k通知日期:12月等通知吧〜说心里话,那儿的办公环境好郁闷,我还以为via在漕河痉今年威盛笔试题目也许不是很难,但是最后我竟没做完(logic部分),感觉题目考察问题很全面,考察的是基础和经验。没仃经验和基础,想答好这套题不容易,也止我懂得,想进名企不是那么容易的!我把我能记起来的题目跟大