第6讲 多功能算术与逻辑运算单元ALU.ppt

一、算术逻辑运算的实现计算机中最基本的算术运算是加法运算,不论加、减、乘、除运算最终都可以归结为加法运算。所以首先讨论最基本、最核心的运算部件——加法器,以及并行加法器的进位问题。 加法器是由全加器和其它必要的逻辑电路组成的,所以我们从全加器开始讨论。信息工程系1、全加器(FA)全加器(FA)是最基本的运算单元,由它构成加法器。全加器有三个输入量:操作数Ai、Bi、以及低位传来的进位信号Ci-1。全加器有两个输出量:本位和Si、以及向高位的进位信号Ci。AiBiCi-1SiCi00000001100101001101100101010**********全加器真值表信息工程系全加器的逻辑方程和电路根据真值表得:Si=Ai⊕Bi⊕Ci-1Ci=AiBi+(Ai⊕Bi)Ci-1Si:本位和Ci:向高位的进位实现电路逻辑框图一个全加器只完成一位加法信息工程系全加器构成加法器全加器并不存储信息,可用门电路来实现。用全加器能够方便地构成加法器。加法器分为串行加法器和并行加法器。串行加法器只有一个全加器,数据逐位串行送入加法器进行计算。由于运算速度慢,一般不用。并行加法器则由若干个这样的全加器构成,各位数据同时运算。并行加法器的位数与操作数的位数相等。并行加法器的最长运算时间主要取决于进位信号的传递时间。例如:11…11和00…01相加,,提高并行加法器速度的关键是尽量加快进位产生和传递的速度。信息工程系2、进位产生与传递进位链的概念: 并行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。我们把构成进位信号产生和传递的逻辑网络称为进位链。进位链上每一位的进位表达式为: Ci=AiBi+(Ai⊕Bi)Ci-1 设 Gi=AiBi,称为进位产生函数 Pi=Ai⊕Bi,称为进位传递函数∴进位表达式Ci=Gi+PiCi-1信息工程系串行进位把n个全加器串联起来,就可以实现两个n位数的相加。这种加法器称为串行进位的并行加法器,串行进位又叫行波进位。其中:C1=G1+P1C0C2=G2+=Gn+-1串行进位的并行加法器,总的延迟时间正比于字长,字长越长,总延迟时间也越长。若一位进位需2ty时间,,必须改进进位方式。信息工程系设n位并行加法器的序号是:第1位为最低位,第n位为最高位,则各进位符号的逻辑式如下:信息工程系为了提高运算速度,现在广泛采用并行进位(先行进位)结构,即并行地形成各级进位。逻辑式如下:进位传递函数Pi=Xi⊕Yi进位产生函数Gi=XiYi信息工程系并行进位的特点并行进位的特点是各级进位信号同时形成,与字长无关,提高了整体运算速度。并行进位又叫先行进位。最长延迟时间仅为2ty。随着加法器位数的增加,Ci的逻辑表达式会变得越来越长,输入变量会越来越多,电路结构也会变得越来越复杂,导致电路实现也越来越困难。并行进位方式需继续改进,才能有实用价值。这就是下面要介绍的分组进位方式。信息工程系以16位加法器为例,将其分为4组,每组4位。在组内,按照并行进位函数直接产生C1~C4,这些进位可同时得到。实现这种进位逻辑的电路称为4位先行进位电路(CLA),如74181ALU。利用这种4位一组的CLA电路和4位全加器可以构成4位CLA加法器。注意,4位CLA加法器包含了两部分逻辑:4位全加器和4位一组的先行进位链,这个组内的进位为一级进位。在组间,每个组的进位输入是前一个组的进位输出,