高速电路信号完整性分析与设计.doc

目录
绪论
问题的提出
国内外研究现状及动态
本书主要内容
高速信号完整性的基本理论
基本电磁理论
高速电路的基本知识
信号完整性的基本概念
3 高速逻辑电路分析
高速TTL电路
高速CMOS电路
ECL逻辑电路
LVDS器件与电路
高速逻辑电路使用规则
4 高速信号的反射分析
信号反射的机理
产生反射现象的因素
抑制反射的一般方法
5 高速信号的串扰分析
串扰产生的机理
影响串扰的因素
高速信号的串扰分析
串扰的仿真分析
6 高速信号的开关噪声分析
同步开关噪声的概念
同步开关噪声分析
降噪电路的设计
降低开关噪声的措施
7 高速信号的时序分析
共同时钟同步的时钟分析
源时钟同步的时序分析
时钟驱动器
时钟抖动
PCB布板与时序设计
8 高速信号的EMC分析
电磁兼容中的接地技术
电磁兼容中的屏蔽技术
电磁兼容中的滤波技术
PCB板中的电磁兼容
9 高速信号的电源完整性分析
电源完整性概述
电源分配系统设计
电源系统中电路板设计
电源系统的杂讯干扰
10 信号完整性仿真分析模型
IBIS模型的语法结构
IBIS模型的建立途径
IBIS模型的验证方法
IBIS模型的应用举例
IBIS模型与信号完整性的关系
基于信号完整性的高速PCB仿真设计
高速PCB设计概述
高速电路的端节设计
高速电路的差分设计
12 信号完整性分析常用工具
常用仿真工具概述
APSIM仿真软件
ADS仿真软件
SERNADE仿真软件
HYPERLYNX仿真软件
CADENCE仿真软件
第一章高速电路信号完整性分析与设计-绪论
问题的提出
网上曾报道一则技术消息,美国一家著名的影像探测系统制造商的电路板设计师们曾经碰到一件奇特的事:一个7年前就已经成功设计、制造并且上市的产品,一直以来都能够非常稳定可靠地工作,而最近从生产线上下线的产品却出现了问题,产品不能正常运行。这是一个20MHz的系统设计,似乎无需考虑高速设计方面的问题,没有任何的设计修改,采用的元器件型号同原始设计的要求一致。
系统缘何失效?这让设计工程师们觉得十分困惑:没有任何的设计修改,生产制造基于原始设计中一致的电子元器件。唯一的区别是由于今天不断进步的IC制造技术,所以新采购的电子元器件实现了小型化也更加快速。新的器件工艺技术使得新近生产的每一个芯片都成为高速器件,正是这些高速器件应用中的信号完整性问题导致了系统的失效。随着IC输出开关速度的提高,信号的上升和下降时间迅速缩减,不论信号频率如何,系统都将成为高速系统并且会出现各种各样的信号完整性方面的问题。
高速数字电路方面的问题突出体现为以下的类型:1)时序问题总是第一位的,工作频率的提高和信号上升/下降时间的缩短,首先会使设计系统的时序容量缩小甚至出现时序方面的问题。2)传输线效应导致的信号震荡、过冲和下冲都会对设计系统的故障容限、噪声容限以及单调性造成很大的威胁。3)信号沿时间下降到1ns以后,信号之间的串扰就成为很重要的一个问题。4)(EMI)问题也变得十分关键。
什么是高速数字信号?高速信号是由信号的上升边沿速度决定,Tr 为信号上升时间;Tpd 为信号线传播延时:
当:Tr≥4Tpd,为安全区域;
当:2Tpd ≤ Tr ≤ 4Tpd,信号落在不确定区域;
当:Tr≤2Tpd,信号落在问题区域。
对于落在不确定区域及问题区域的信号,会出现信号质量的突变。一般认为上升时间小于4倍信号传输延迟时可视为高速信号,应该使用高速数字电路和高速数字布线的方法。
在高速脉冲作用的情况下,研究高速电路系统互连和封装结构和半导体单元电路通过接口构成的整体系统的电特性分析。
信号完整性(Signal Integrity,简称SI)是信号在电路中能以正确时序和电压做出响应的能力。通俗地说,可以理解为信号的质量。信号完整性问题的影响主要包括:接口反射、串扰、地平面反弹噪声、EMC/EMI和电源完整性等等。IC开关速度高、端接元件的布局不正确或高速信号的错误布线都会引起SI问题。