《PLD与数字系统设计》实验指导书(新).doc

《PLD与数字系统设计》实验指导书(新).docPLD与数字系统设计实验指导專纟州工修院实验系统使用须知壮实验系统的下载电缆与PC机打印机(并口)插座连接。在拔插下载电缆么前必须切断实验系统的电源,以免损坏PC机打卬接口和下载电缆内部芯片。#实验连线时,必须断开电源(实验箱后侧电源线处的开关),接通电源后,避免直接用手触摸PLD引脚,以免静电损伤PLD芯片。在进行编程时,须将下载电缆接入CPLD实验区的JTAG插座,注意插接方向。n录 3实验一全加器设计 4实验二触发器设计 7实验三 计数器设计 9实验四7段译码器设计 13实验五 存储器设计 16实验一全加器设计->实验目的熟悉ISE开发环境,了解基本门电路设计方法,实现一位全加器的设计方法。二、实验内容用IIDL代码或用原理图输入法实现一位全加器。三、实验说明1位2进制全加器:输入端a、b、cin由拨动开关提供,结果sum和count输出至发光二极管。拨动开关观察发光二极管的变化。加数a、b和进位位cin由拨动开关控制。先通过下载电缆把便件编程语言或原理图jed代码下载到PLD芯片屮,拨动“、b和cin的控制开关,观察发光二极管的变化。PLD芯片引脚定义(*・aLOC=bL0C=cin sumLOC=countL0C=P42;实验连线CPLD实验区——拨动开关实验孔Il(a)——K01、12(b)——K02、13(cin)——K03CPLD实验区——LED显示部分实验孔141(sum) LI、142(count) L2注意:为了保证实验的正确运行,实验时不要求上述接线统一,自己可任意选川可川的PLD管脚和相关插孔。实验程序(仅供参考)参考代码1:直接在进程里实现libraryIEEE;;;;一 1位带进位2进制全加器,参照课本P77实例4LIBRARYIEEE;;ENTITYadderlISPORT(a,b:INSTD_LOGIC;cin:INSTD_LOG1C;sum:OUTSTD_LOGIC;cout:OUTSTD_LOG1C);ENDadderl;-_VECTOR(3DOWNTO0);—.VECTOR(3DOWNTO0);ARCHITECTUREbehaviorOFadderlISSIGNALc:STD_LOGIC_VECTOR(1DOWNTO0);BEGINPROCESS(a,b,cin,c)BEGINc(0)<=cin;sum<=aXORbXORc(0);c(l)<=(aANDb)OR(c(0)AND(aORb));cout<=c(1);ENDPROCESS:ENDbehavior;参考代码厶利用例化语句实现libraryIEEE;;;;1位全加器:Top-(ain,bin,cin:INcout,sum :OUT);;STD_LOG1C;STDLOGTCARCHITECTUREfdiOFf^PONENThadderPORT(a,b:INco,so:OUT);PONENThadder;STDLOGTC;PONENTor2aPORT(a,b:TNSTD_LOGTC;c:OUTSTDLOGTC);PONENTor2a;SIGNALd,e,f:STDLOGTC;BEGINul:u2:u3:hadderhadderor2aPORTPORTENDARCHITECTUREMAP(a=>ain,MAP(a=>e,PORTMAP(a=>d,b=>bin,co=>d,so=>e);b=>cir),co=>f,so=>sum);b=>f,c=>cout);fdl;LIBRARYIEEE;」;ENTITYh_adderIS一半加器PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOG1C);ENDENTITYh_aclder;ARCHITECTUREfhlOFh_adderISBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfhl;LIBRARYIEEE;;ENTITYor2aIS ―或门PORT(a, b : INSTD_LOG1C;c : OUTSTD_LOG1C);ENDENTITYor2a;ARCHITECTUREo