实验一-加法器的设计与实现.docx

实验一-加法器的设计与实现.docx实验项目二:简单计算器设计与实现基本要求:能够实现加减运算能够实现乘法运算扩展要求:能够实现除法运算一、 实验目的利用原件例化语句完成一个8位加法器的设计。二、 实验环境QuartusII开发系统三、 实验内容1、 掌握层次化设计的方法;2、 掌握一位全加器工作原理:3、 掌握用VHDL文本输入法设计电子线路的详细流程;4、 掌握元件例化语句用法;5、 熟悉软硬件设计验证方法。四、 实验过程设计思想:8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理,用VHDL设计一个8位二进制数的加法器,可以先设计一个一位全加器,然后利用一位全加器采用元件例化的方式实现加法器。实验步骤:1、设计一个全加器新建工程,建立源文件,输入VHDL设计文件,如下图所示:QuartusII-F:fzuoye/Full_adder•full^adder-[]妙FileEditViewProjectAssignmentsProcessingToolsWindowHelp□ok&s伞iagcpulLadder^ojectNavigator••八VHD[<:…:「订»"ZUTStatus■XModuleProgress決Simulator|ioo%Ih•—<>1234567891011121314151617libraryieee;;;;Hentityfull_adderisSport(Ai,Bi,Cin:instd_logic;Si,Cio:outstd_logic);endfulladder;Sarchitectureexoffull_adderis□beginSi<=(AixorBi)xorCin;Cio<=(AiandBi)or((AixorBi)andCin);endex;完成设计文件输入后,保存文件,对文件进行编译、仿真,以下是仿真结果,如图所示:SimulationWaveformsSimulationmode:Timing恰MasterTimeBar: $J|JPointer: : -$Start: End:“““9吧"由图可知仿真结果正确。2、元件例化把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选项,单击CreateSymboIFileforCurrentFile选项,系统自动生成相应的元件标号。重复新建文件的操作,选择BlockDiagram/SchmaticFile选项,新建一个原理图文件,在添加元件列表中可以看到自动生成的元件,选择fulLadder这个元件添加到原理图中,如下图所示:3、完成顶层图的设计用生成的元件标号,完成顶层图的设计。这里有两种方法,一种是直接用原理图设计,根据原理图设计工具的使用方法,完成顶层文件的设计,这个方法比较复杂,所以这里选择另一种方法,通过VHDL设计文件。继续建立源文件,输入VHDL设计文件