第13章时序电路分析
8/3/2018
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逻辑设计基础
时序奇偶校验器
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逻辑设计基础
Fig. 13-1: Block Diagram for Parity Checker
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逻辑设计基础
Figure 13-2: Waveforms for Parity Checker
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逻辑设计基础
Figure 13-3: State Graph for Parity Checker
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Table 13-1: State Table for Parity Checker
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逻辑设计基础
Figure 13-4: Parity Checker
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逻辑设计基础
信号跟踪及时序图分析
由输入序列导出输出序列步骤:
假设触发器的初态(一般清零)。
对于给定输入序列的第一个输入,确定电路的输出和触发器输入。
确定下一个有效沿后触发器的状态。
对于给定输入序列,重复步骤2、3、4。
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Figure 13-5: Moore Sequential Circuit to be Analyzed
1. Moore Sequential Circuit
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逻辑设计基础
Figure 13-6: Timing Chart for Figure 13-5
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